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一個可改善迴轉時間品質結果的完整評估驗證工具 加州,聖荷西－2011年 05月 05日－瑞昱半導體， 位於台灣新竹市， 選用 Forte Design Systems 的高階 合成軟體（HLS） 以及浮點智財 （IP），來做為可應用於 通訊網路、電腦週邊設備以及多媒體應用領域的系統上 晶片（SoCs）設計及發展 解決方案。 Forte Design Systems 的 SystemC 高階合成軟體 Cynthesizer 以及 CellMath 的採購是經過完整詳細的 評估，因此軟體可大幅改善全面的品質結果（QoR） 以及瑞昱半導體初版設計的迴轉 時間（TAT）。 CellMath 支援浮點資料型態的特點也是瑞昱半導體選用 Forte 設計系統作為高階合成軟體供應商的原因 之一。
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場次：台北 日期：06 月 28 日 時間：下午 01:00～下午 05:00 地點：台北福華大飯店 3 樓金龍廳 （台北市仁愛路三段 160 號）  場次：新竹 日期：06 月 29 日 時間：下午 01:00～下午 05:00 地點：科技生活館 201 會議室 （新竹科學工業園區工業東二路 1 號） |
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隨著 IC 產業持續的往深次微米技術推進，設計複雜性會大幅的增加，以現有的工具或產品，要設計一個無熱點（Hotspot）圖形的 IC 佈局是很大的挑戰；實際上，設計複雜性也會導致熱；此外，如何有效地查找、 監視和專門處理這些熱點，同樣的都挑戰著 IC 製造業者。 Anchor 與產業領先的晶圓代工和 IDM 夥伴密切的合作，於測試後，新推出 NanoScope ™ DPE，此項產品將能幫助我們的客戶 解決這一難題。 NanoScope ™ DPE 是 Anchor Semiconductor 現有產品系列的延伸，其為 IC 製造端的應用提供了兩個主要功能： 一個是整個晶片 佈局分區和圖形特徵分析；另一個則是先進的圖形搜尋。 |
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類比 IC 設計自動化一直都被視為一項嚴峻的挑戰，尤其是行為建模（Module Build）更是一項挑戰，Infiniscale 所提供的 行為建模（Module Build）方法是以模型（Model Based）為基礎的解決方案。採用了自動化尺寸重調（Resizing）和 最佳化（Optimize）技術。 Infiniscale 的行為建模（Module Build）能力將為可製造性設計（DFM）、良率設計和工程用電腦輔助設計（CAD）應用提供服務。 Infiniscale 的 TechModeler 採用經測量或模擬的樣本，包括 Spice 模擬。用戶提供其技術規格和數學特性。 TechModeler 針對電感、變壓器、振盪器和鎖相環等元件產生 Verilog-AMS 和 VHDL-AMS 分析模型。 這些模型可以被用於像靈敏度分析（Sensitivity）、統計良率最佳化（Yield Optimize）及系統模擬（System Simulation）等工作。 TechModele r的應用包括主動與被動元件、MEMS、整合感測器、RF 和類比電路、系統級封裝、製程技術開發與應用。 該技術已經在 ST 微電子的球閘陣列電感器上獲得驗證。 茂積為了協助台灣 IC 設計專案領導者和工程師解決 Process Variability Management and Parametric yield Enhancement， 已於 2010 年引進了 Infinicale 的 先進電子設計自動化工具（EDA Tools）。 |
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如何從設計初期就能提早從事功耗管理的設計和驗證，而能產出一顆成功的 65 奈米製程以下技術的 MSMV（Multiple Supply Multiple Voltage） 和 DVFS（Dynamic Voltage Frequency Scaling）低功耗高效能的 SoC，已成為現今 Low Power 設計流程的 重要課題和挑戰！ Mentor Graphics 的 Questa Power Aware Solution 可以讓設計團隊在設計初期就能驗證架構其功耗管理行為是否完整， 它透過業界標準格式 Unified Power Format（UPF）來定義 Power Intent，並自動偵測電源管理中無論是架構上或者是 行為上的設計，如： ‧ 在編成 UPF 過程中通過靜態檢查可以找出架構上諸如缺漏 Isolation 或 Level-Shifting Cell 等的錯誤。 ‧ 模擬過程裡通過動態檢查可以找出行為上的問題像是設計中 Powering Up 或 Powering Down 等。 ‧ 精確的 Verify 各個功耗範圍裡的 Power State。 ‧ Automatic Power Management Error Checking of Level Shifter、Isolation Cells、Retention Register 是否在 Power Off 之前適當的儲值，Latch Enable 能在回覆時正確的設置，Clock 在 Power Down 時是否禁用，Isolation 在 Power Down 時 是否被啟用，Primary Power 在 Power Up 時是否開啟與穩定，電源控制信號產生 Glitch 情況與 Level Shifter 是否正確的 控制動態電壓….. ‧ Visualization and Debugging of the Power Management Architecture such as through Waveform View 將突出顯示 相關信號因 Powering Down 而 CorruptedV 和透過 Schematic View 可以顯示出個別的信號是分屬於哪個 Power Domain 來加以分析 茂積為了協助台灣 IC 設計專案領導者和工程師解決 Low Power Design and Power Aware Verification 的挑戰， 已代理了 Mentor Graphics 的 Questa Power Aware Verification 的先進電子設計自動化工具（EDA Tools）。 |
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