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全新改版的茂積網站 http://www.maojet.com.tw ，於 2011年 03月 14日正式上線， 此全新的網站將提供您最即時、詳盡與專業的資訊，同時配合更順暢的瀏覽動線， 讓您能在最短時間內找到所需要的資料和訊息，我們期望能提供業界最大的助益，歡迎您上網瀏覽指教！       當 Steve Jobs 介紹 Apple 的新產品 iPad2 時，我不禁為他們的開發能力 喝采，但同時也擔憂台灣半導體同業未能在平板電腦中擔任核心角色； 再看大陸不斷的在新產品和新製程上投入資源，我深深感受到前有高牆 後有追兵，雖然最近各方的產業報告都好消息不斷，但我身在台灣市場上 卻無法感受到這些 好消息所帶來的喜悅... 因為我的腦海中不斷的思索, 台灣半導體同業是否該放棄 Me Too 的做法 而多往創新突破前進？         茂積自 1992年成立來, 經歷了半導體產業的成長和起伏, 縱使市場上變幻莫測，身為專業 EDA and IP solution provider 的我們仍致力於自己的崗位上，以期提供半導體 IC 設計業更精進的技術與工具。 同時從現在起茂積的網站將以全新風貌與您見面，而我們也將於每季發送 Maojet eNews， 即時介紹給您最新的設計 趨勢、更先進的 EDA 設計工具及 IP 訊息。 在此期盼茂積與您一起成長，也歡迎各位不吝給我們批評與指教！         ESL Virtual Platform Solution from Maojet 新一代的電子產品不論在通訊、消費、電腦都是以 Embedded Multi-Core CPU、Graphic Processors 和 Video∕Audio Processors 結合 Wireless Communication、Baseband Processors，及不同的高速影音和資料傳輸介面的 SoC（System On Chip）為核心， 更重要的是新一代的電子產品不僅要有超強的硬體、Embedded Software，和強大的應用軟體的支援更是勝出的關鍵！ 所以對 IC 設計公司來說，僅僅提供硬體為主的 SoC，而沒有相關的應用軟體解決方案配合的 SSoC（Solution SoC）是 無法在競爭激烈的市場勝出的！ 業界幾十年來的 IC 設計方式都是以 RTL 的設計方法和 RTL 平台設計連結 FPGA 的模型軟硬體驗證方式，但是隨著 SSoC 時代的來臨， 必需朝向 ESL Virtual Platform Based 的設計方法與設計工具。 茂積為了協助台灣 IC 設計業順利進入ESL 的設計環境以增強產品的競爭力和縮短產品開發時程，自 2010年起已引進完整的 ESL Virtual Platform 解決方案，這個解決方案是以 SystemC/TLM 為主體的整個 ESL 設計環境，其包括： JEDA Technologies Inc. SystemC Code∕Function Coverage 及 TLM 2.0 Model Checker Carbon Design Systems, Inc. SystemC∕TLM Based Virtual Platform for Architecture∕Performance Analysis 和 Driver∕Firmware∕Software Development and Verification Calypto Design Systems、Forte Design Systems 執行 SystemC Synthesis 和 Equivalence Checking to Most Optimized RTL Code for RTL to GDSII Implementation 茂積的 ESL Virtual Platform 解決方案已經在國外獲 IC 設計大廠採用，台灣 IC 設計業界也有多家公司引進或在建置、評估中。 許多詳盡的訊息請瀏覽茂積網站 - http://www.maojet.com.tw，歡迎有興趣的廠商與我們洽詢，我們將盡速為您做整體的詳細介紹！         The Solution to Smooth the Timing Engine in RTL-to-GDSII Flow 在 RTL 的設計方法和流程中，Constraints Driven 是驅動所有的電子設計自動化工具（EDA Tools）的核心，由 Synthesis、Static∕Dynamic Verification 到 Place & Routing，Timing Constraints 又是整個 Constraints 的基礎，如何產生與維持一個 Golden Timing Constraints 從第一天 RTL 的產生到不同階段的 Implementation，Verification 與 Sign Off 對整個 Project 的成功執行是一個非常重要的關鍵。 而在 Timing Constraints 中，Clock 和 Clock Tree Synthesis 的 Constraints 以及 Timing Exception Constraints 的產生與驗證 更是最重要的部分。 　 茂積為了協助台灣 IC 設計專案領導者和工程師解決 Timing Constraints 問題來打通 RTL-to-GDSII Flow 的設計流程， 已於 2010年引進了 ICScape, Inc. 和 FishTail Design Automation, Inc. 的 先進電子設計自動化工具（EDA Tools）。 更多詳盡的訊息請瀏覽茂積網站 - http://www.maojet.com.tw，歡迎有興趣的廠商與我們洽詢，我們將盡速為您做整體的詳細介紹！         No More Nightmares on Implementing your On Chip Interconnection 如何設計晶片內的 Interconnection，使大量高速的影音和數據傳輸至晶片內、外部的記憶體，以及內部的 Multiple Cores， 使其能夠及時並有效率的處理，且能兼顧到最佳化的耗電功率與最小的 Die Size，這永遠都是當今 IC 設計者的難題！ 傳統晶片內的 Interconnection 像 Single Shared Bus、Multiple Bbus 和 Cluster Based Switch Structure 已經沒有辦法應付現階段 SoC 的設計，如何能有一個完整且有效率的 Configurable NoC（Network on Chip）Interconnection IP 來解除您的夢魘呢？ 茂積引進世界一流 IC 設計公司如： Qualcomm 與 Samsung 等都已在使用的 Arteris, Inc. 的 FlexNoC，來解決其 On Chip Interconnection 的夢魘。 Arteris 的 FlexNoC 是以 Packet Switch Based NoC Structure 可以有效率的解決 Routing Congestion on Interconnect，更可在 Programmable Latency 下提供保證的 Bandwidth 與 QoS。 從全世界不同 IC 設計公司所設計的不同產品，Arteris 的 FlexNoC 都證明了它最佳的 PPA（Performance、Power 和 Area）以及 最佳的 Reusable、Configurable 與 Easy Integration 的特性 。 更多詳盡的訊息請瀏覽茂積網站 - http://www.maojet.com.tw，歡迎有興趣的廠商與我們洽詢，我們將盡速為您做整體的詳細介紹！           欲獲得更詳細的茂積資訊， 請參訪網站：http://www.maojet.com.tw 推薦同事或朋友定期收到 Maojet eNews， 請 與我們連絡，謝謝！         Copyright 2011, Maojet Technology Corp. All rights reserved.